Syntacore (YADRO GROUP) –лидирующий разработчик процессорных технологий и ПО на базе открытого стандарта RISC-V с основными R&D офисами в России.

Обязанности:

Разработка сложных функциональных модулей для ASIC на Verilog;
Разработка дизайна цифровых устройств в виде архитектурного и микроархитектурного описания;
Разработка RTL-описания цифровых устройств на языке SystemVerilog;
Участие в физической характеризации устройства: описание физических ограничений (SDC);
Lоведение физических характеристик устройства до требуемых;
Измерение и оптимизация производительности устройства, включая FPGA-прототипирование;
Поддержка интеграции разработанных устройств в конечные системы.

Требования к кандидатам:

Вы обучаетесь на 3-4 курсе бакалавриата или 1-2 магистратуры;
У вас есть возможность работать от 20 часов в неделю;
Опыт разработки RTL для ASIC/FPGA;
Хорошие знание Verilog/System Verilog;
Знакомство с архитектурой современных процессоров (знание RISC-V будет преимуществом);
Уверенный пользователь Linux;
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

Условия работы:

Конкурентный уровень заработной платы;
Оформление по ТК РФ;
Медицинская страховка, оплачиваемый отпуск и больничный;
Гибкий рабочий график;
Программы обучения, развития сотрудников, возможность публикаций и поездок на конференции.

Контакты:

a.sulekova@yadro.com (Сулекова Анна)

Откликнуться

RTL Design Intern в Syntacore